,
نوع مقاله : مقاله پژوهشی
10.22034/abmir.2024.21351.1049
چکیده
با پیشرفت تراشه های مجتمع دیجیتال و پیاده‌سازی سیستم‌های پیچیده برروی آن‌ها، مخاطراتی در رابطه با عملکرد آن‌ها ایجاد شده است. تروجان‌های سخت‌افزاری (HT) از مهمترین نوع مخاطرات هستند که سبب ایجاد خطا در عملکرد تراشه، افزایش توان مصرفی و نشت‌کردن اطلاعات ذخیره‌شده برروی تراشه‌ها می‌شوند. در نتیجه، ارزیابی میزان آسیب‌پذیری تراشه‌ها در برابر انواع مختلف تروجان‌های سخت-افزاری دارای اهمیت بسیار زیادی است. در این مقاله روشی دقیق در سطح چیدمان (layout)، برمبنای استفاده از شبکه‌های عصبی کانولوشن (CNN)، برای محاسبه میزان آسیب پذیری تراشه‌های دیجیتال در برابر HT ارائه شده است. عوامل اصلی موثر بر میزان خطرپذیری تراشه های دیجیتال شامل میزان فضاهای خالی در چیدمان، منابع مسیردهی استفاده نشده، فعالیت سیگنال‌های داخلی، و قابلیت آزمون‌پذیری گیت‌های مدار می‌باشند. برای تولید دیتاست مناسب، چیدمان فیزیکی هر پیاده‌سازی از یک مدار دیجیتال با استخراج این عوامل، به یک تصویر دیجیتال تبدیل شده است. پس از تولید دیتاست مناسب که شامل 10000 تصویر است، فرآیند یادگیری CNN تکمیل می‌شود و شبکه‌ی آموزش یافته برای تعیین میزان آسیب‌پذیری در برابر HT مورد استفاده قرار می‌گیرد. با مشخص‌شدن میزان آسیب‌پذیری مدار پیاده‌سازی شده، طراح می‌تواند تغییرات لازم را برای مقاوم کردن تراشه در برابر HT اعمال نماید. نتایج شبیه‌سازی برروی چیدمان مدارهای معیار (ISCAS 85, 89) نشان می‌دهد، میزان دقت رهیافت پیشنهادی 92% می‌باشد. همچنین روش پیشنهادی، مشکل ناشی از عدم مدلسازی دقیق عوامل موثر در تعیین خطرپذیری در روش‌های پیشین را مرتفع کرده و دقت محاسبه آسیب‌پذیری را 17% افزایش می‌دهد.
- Bao, C., Forte, D., & Srivastava, A. (2015). On reverse engineering-based hardware Trojan detection. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 35(1), 49-57.
- Bhunia, S., Abramovici, M., Agrawal, D., Bradley, P., Hsiao, M.S., Plusquellic, J. and Tehranipoor, M., 2013. Protection against hardware trojan attacks: Towards a comprehensive solution. IEEE Design & Test, 30(3), pp.6-17.
- He, J., Guo, X., Ma, H., Liu, Y., Zhao, Y. and Jin, Y., 2020, July. Runtime trust evaluation and hardware trojan detection using on-chip em sensors. In 2020 57th ACM/IEEE Design Automation Conference (DAC) (pp. 1-6). IEEE.
- Cozzi, M., Galliere, J.M. and Maurine, P., 2018, August. Exploiting Phase Information in Thermal Scans for Stealthy Trojan Detection. In 2018 21st Euromicro Conference on Digital System Design (DSD) (pp. 573-576). IEEE.
- Koushanfar, F. and Mirhoseini, A., 2010. A unified framework for multimodal submodular integrated circuits trojan detection. IEEE Transactions on Information Forensics and Security, 6(1), pp.162-174.
- Chen, K., Arias, O., Guo, X., Deng, Q., & Jin, Y. (2022). IP-Tag: Tag-Based Runtime 3PIP Hardware Trojan Detection in SoC Platforms. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 42(1), 68–81
- Shi, N. Vashistha, H. Lu, H. Shen, B. Tehranipoor, D. L. Woodard, and N. Asadizanjani, “Golden gates: A new hybrid approach for rapid hardware trojan detection using testing and imaging,” in 2019 IEEE International Symposium on Hardware Oriented Security and Trust (HOST). IEEE, 2019, pp. 61–71.
- Rahimifar, M. M., & Jahanirad, H. (2020). Employing Image Processing Techniques for Hardware Trojans Detection. In In 2020 10th International Conference on Computer and Knowledge Engineering (ICCKE) (pp. 187–192). IEEE.
- Trippel, T., Shin, K. G., Bush, K. B., & Hicks, M. (2020). ICAS: An extensible framework for estimating the susceptibility of ic layouts to additive trojans. In In 2020 IEEE Symposium on Security and Privacy (SP) (pp. 1742–1759). IEEE.
- Salmani, H., & Tehranipoor, M. M. (2016). Vulnerability analysis of a circuit layout to hardware Trojan insertion. IEEE Transactions on Information Forensics and Security, 11 (6), 1214–1225.
- Bakhshizadeh, M., & Jahanian, A. (2014). Trojan Vulnerability Map: An efficient metric for modeling and improving the security level of hardware. IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 97(11), 2218–2226.
- Zamiri Azar, Kimia, Hadi Mardani Kamali, Farimah Farahmandi, and Mark Tehranipoor. "Basics of VLSI Testing and Debug." In Understanding Logic Locking, pp. 25-46. Cham: Springer International Publishing, 2023.
- Cong, Shuang, and Yang Zhou. "A review of convolutional neural network architectures and their optimizations." Artificial Intelligence Review 56, no. 3 (2023): 1905-1969.
- Chen, Xiaoming, Qiaoyi Liu, Song Yao, Jia Wang, Qiang Xu, Yu Wang, Yongpan Liu, and Huazhong Yang. "Hardware trojan detection in third-party digital intellectual property cores by multilevel feature analysis." IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 37, no. 7 (2017): 1370-1383.
- Kok, Chee Hoo, Chia Yee Ooi, Michiko Inoue, Mehrdad Moghbel, Sreedharan Baskara Dass, Hau Sim Choo, Nordinah Ismail, and Fawnizu Azmadi Hussin. "Net classification based on testability and netlist structural features for hardware trojan detection." In 2019 IEEE 28th Asian Test Symposium (ATS), pp. 105-1055. IEEE, 2019.
- Hasegawa, Kento, Masao Yanagisawa, and Nozomu Togawa. "Trojan-feature extraction at gate-level netlists and its application to hardware-Trojan detection using random forest classifier." In 2017 IEEE International Symposium on Circuits and Systems (ISCAS), pp. 1-4. IEEE, 2017.
- Hasegawa, Kento, Youhua Shi, and Nozomu Togawa. "Hardware trojan detection utilizing machine learning approaches." In 2018 17th IEEE International Conference On Trust, Security And Privacy In Computing And Communications/12th IEEE International Conference On Big Data Science And Engineering (TrustCom/BigDataSE), pp. 1891-1896. IEEE, 2018.
)